精密電阻在集成電路設計中應用最廣泛的電路結(jié)構

來源：萬利隆電子閱讀量：2000發(fā)布時間：2021-04-02

精密電阻在集成電路設計中應用最廣泛的電路結(jié)構之一，可以說是電流反射鏡(CM)。該電路為二端口電路，對輸入電流IREF進行處理，根據(jù)公式生成輸出電流IOUT，其中k為放大(或鏡像)系數(shù)。描述了一個簡單CM的BD配置。顯然，使用體積驅(qū)動晶體管可以設計更復雜的CM結(jié)構。兩個MOS器件M1和M2的散裝端子連接在一起并連接到輸入支路。柵極端子由靜態(tài)電壓Vbias偏置。在輸入端，電壓降VBS是由輸入?yún)⒖茧娏髁鳟a(chǎn)生的。該電壓也通過M2的散端作用于輸出支路。因此，采用容積驅(qū)動方式，根據(jù)式(3)調(diào)制輸出電流。

精密電阻在集成電路中，MOS晶體管通常由其柵電位控制。然而，流過器件的電流也可以通過大容量源電壓VBS進行調(diào)制，通常認為這是一種寄生效應，并可能引入不希望的體跨導gmb。在BD設計方法中，輸入信號應用于晶體管體，同時偏置電壓連接到柵極，以便在源極和漏極之間建立通道。如果保持一個恒定的vg作為偏置電壓，并將輸入信號施加到體電極上，那么就可以獲得類似jfet的晶體管行為。換句話說，反轉(zhuǎn)通道寬度是根據(jù)施加到體塊上的電壓調(diào)制的。使用體積作為信號輸入可顯著降低MOS晶體管克服閾值電壓的需要。

精密電阻設計集成電路在閾值電壓VTH中嵌入了VBS對漏極電流的影響。MOS晶體管的閾值電壓可以用式(3)表示。它也是gm/ID、IC和體驅(qū)動設計方法之間非常重要的環(huán)節(jié)。然而，最后一個缺點可以通過降低電源電壓低于PN結(jié)的閾值電壓或使用昂貴的絕緣體上硅(SOI)制造工藝來有效地緩解。這一步驟將防止寄生的雙極型晶體管在基片中的接通。使用體積驅(qū)動方法的基本模擬IC構建塊的設計范例和電路拓撲。所描述的塊已經(jīng)通過標準CMOS納米技術和芯片原型的測量評估被硅證明。

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