貼片電阻器和MOS晶體管是低壓集成電路設(shè)計(jì)中常用元器件

來(lái)源：萬(wàn)利隆電子人氣：發(fā)布時(shí)間：2021-04-08

貼片電阻器可以在標(biāo)準(zhǔn)CMOS技術(shù)中使用的低壓設(shè)計(jì)技術(shù)和方法的調(diào)查沒(méi)有額外的過(guò)程步驟被提出。一般來(lái)說(shuō)，低壓設(shè)計(jì)技術(shù)可分為兩大類(lèi):傳統(tǒng)方法和非常規(guī)方法。非常規(guī)方法包括體積驅(qū)動(dòng)BD方法、動(dòng)態(tài)閾值技術(shù)、浮門(mén)方法、準(zhǔn)浮門(mén)方法和體積驅(qū)動(dòng)準(zhǔn)浮門(mén)方法。然而，只有采用體積驅(qū)動(dòng)和動(dòng)態(tài)閾值方法設(shè)計(jì)的電路可以在標(biāo)準(zhǔn)CMOS技術(shù)中實(shí)現(xiàn)，而無(wú)需修改制造工藝。另一方面，傳統(tǒng)的電路技術(shù)，如軌到軌輸入輸出工作范圍電路、工作在亞閾值區(qū)域的貼片電阻器和MOS晶體管、電平移頻技術(shù)或自級(jí)聯(lián)碼結(jié)構(gòu)的MOS晶體管，是低壓集成電路設(shè)計(jì)中常用的方法。

由于貼片電阻器只有采用體積驅(qū)動(dòng)方法設(shè)計(jì)的電路才能在純CMOS技術(shù)中實(shí)現(xiàn)，貼片電阻器應(yīng)用在這種低壓電路設(shè)計(jì)技術(shù)。在一些實(shí)驗(yàn)和硅證明模擬/混合信號(hào)電路的例子設(shè)計(jì)的BD方法。首先，解釋MOS晶體管和貼片電阻器的操作區(qū)域是至關(guān)重要的，因?yàn)檫@是模擬IC設(shè)計(jì)最重要的方面。優(yōu)化的IC設(shè)計(jì)的特點(diǎn)是功耗最小，硅面積最小，有足夠的頻響、增益等電路指標(biāo)。使用特低電源電壓的系統(tǒng)的模擬和混合信號(hào)電路設(shè)計(jì)過(guò)程，即使是經(jīng)驗(yàn)豐富的電路設(shè)計(jì)人員也會(huì)面臨額外的挑戰(zhàn)。低電壓所帶來(lái)的問(wèn)題，會(huì)對(duì)一些設(shè)計(jì)考慮、電路屬性和可能的設(shè)計(jì)選項(xiàng)產(chǎn)生負(fù)面影響。

首先也是最重要的是，貼片電阻器和MOS晶體管工作的反轉(zhuǎn)能級(jí)有很大的限制。這導(dǎo)致了晶體管參數(shù)之間更高的不匹配，指數(shù)溫度靈敏度，以及操作頻率的大幅降低。我們不能忘記由于大型晶體管補(bǔ)償?shù)涂鐚?dǎo)值，增加的噪聲和精確二次效應(yīng)建模的困難而增加的硅面積要求。以上都是低壓/低功耗電路[3]設(shè)計(jì)及其應(yīng)用的典型缺點(diǎn)。第二個(gè)問(wèn)題是拓?fù)鋯?wèn)題。它限制了堆疊晶體管的可能數(shù)量，以確保它們?cè)陲柡蛥^(qū)工作。根據(jù)定義貼片電阻器和MOS晶體管亞閾值深度區(qū)域飽和電壓的理論下限為VDSsatmin≈4 yansktq，其在室溫下約為105 mV。但隨著反演水平的增加，該值呈平方根趨勢(shì)。

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